| 題名 | デジタル補聴器を対象とした非同期式直列加算器の一構成法 |
| 著者 | *松本 和輝, 近藤 真史 (川崎医療福祉大学医療技術学部臨床工学科), 佐藤 洋一郎 (岡山県立大学情報工学部スポーツシステム工学科) |
| ページ | pp. 356 - 357 |
| キーワード | デジタル補聴器, 非同期式回路, 二線二相式, 直列加算器 |
| アブストラクト | 近年，高齢化社会の進展に伴う難聴者の増加により，デジタル信号処理回路(DSP)を内蔵したデジタル補聴器が広く普及している．DSPの高機能化に伴って，DSPの演算負荷は増大しており，その電池寿命は数日程度に留まっている．そこで本研究では，DSPの回路面積の大部分を占める積和演算器に着目し，直列加算器と非同期式回路を併用した小面積かつ低消費電力加算器を提案する．本構成では，データを二線符号化することにより動作タイミングを制御しており，特に演算の終了タイミングの検知には，シフトレジスタの最上位ビットに予めフラグ信号を格納し，それが最下位ビットに現れたタイミングを利用している．これに基づいた非同期式直列加算器をpetrify4.2により設計し，シミュレーションを通じて所望の動作を確認した． |
| 題名 | リングオシレータを用いた非同期式直列乗算器 |
| 著者 | *岡本 大地, 近藤 真史 (川崎医療福祉大学医療技術学部臨床工学科), 佐藤 洋一郎 (岡山県立大学情報工学部スポーツシステム工学科) |
| ページ | pp. 358 - 359 |
| キーワード | デジタル補聴器, 非同期式回路, リングオシレータ, 直列乗算器 |
| アブストラクト | 現在，デジタル処理回路(DSP)を内蔵したデジタル補聴器が広く普及している．しかし，補聴器の高機能化に伴って，DSPへの演算負荷は増大しており，その電池寿命は数日に留まっている．そこで本研究では，DSPの回路面積の大部分を占める積和演算器に着目し，直列乗算器と非同期式回路を併用した小面積かつ低消費電力な乗算器を提案する．非同期式回路においてタイミングを制御する手法として，遅延素子を用いた束データ方式が広く用いられているが，直列乗算器で定める必要のある遅延は全加算器のそれに限られる．本構成では，クロックゲーティングを内蔵したリングオシレータを用いることで，束データ方式と同様の制御を簡便に実現している．さらに，0乗算による冗長な演算処理を省略する機構を付加することにより，更なる高速かつ低消費電力な演算を実現している． |
| 題名 | WDDL方式AES暗号処理回路のFPGA実装とCPA耐性の評価 |
| 著者 | *大西 紘之, 籠谷 裕人, 田井 伸拓, 五百旗頭 健吾, 杉山 裕二 (岡山大学大学院自然科学研究科) |
| ページ | pp. 360 - 361 |
| キーワード | AES暗号, WDDL, CPA, FPGA |
| アブストラクト | 近年，我々の生活の様々な部分で暗号技術が使われ，個人情報や機密情報が電子データ化されている. 昨今，このような社会状況から，暗号技術へ求められる信頼性は高くなっていく一方である．同時に暗号に対するアタック手法に関する様々な研究が行われている[1]．暗号アルゴリズムの進歩によって，数学的解読が難しくなってきている．一方で，暗号化回路の内部の動きを外部から観測して解析し，解読を行うサイドチャネル攻撃が注目され危険視されている．その中に, 消費電力とレジスタの遷移のハミング距離・重みに相関があるモデルに基づく相関電力解析 (CPA: Correlation Power Analysis) [2]がある. 本論文では近年広く利用されているAES (Advanced Encryption Standard) 暗号[3]を対象として，FPGA上に無対策版，論理回路とレジスタを冗長化し, ハミング距離を一定にしたWDDL回路の2種を実装し，これらのCPAによるサイドチャネル攻撃への耐性の評価を行う． |
| 題名 | GPGPUでの電荷シミュレーションの並列化 |
| 著者 | *松原 翼, 長尾 栄作 (岡山理科大学 大学院 工学研究科 情報工学専攻), 上嶋 明, 尾崎 亮, 小畑 正貴 (岡山理科大学 工学部 情報工学科) |
| ページ | pp. 362 - 363 |
| キーワード | GPGPU, CUDA, 並列処理, 電磁気学, ポアソン方程式 |
| アブストラクト | CPUと比べてピーク性能が高く，かつ価格性能比でも優れたGPUを用いた汎用計算に注目が集まっている。本研究では，膨大な計算量が必要な電荷シミュレーションを，CUDAによりGPU上に実装して高速化を試みた。GPUでの並列化の際には，共有メモリを用いた高速な並列リダクションを行うことや，電位の計算と収束判定で除算を行っている部分で，超越関数演算を担当する演算器であるSFUを使用することなどで高速化を図った。その結果，GPU(Tesla K20)を用いた場合，CPU(Xeon E5-1650)の1コアに対して約112倍，6コアに対しても約18倍の高速化が実現できた。 |
| 題名 | 高精細画像向けのWatershedアルゴリズムのFPGA実装 |
| 著者 | *高山 敬生, 渡邊 誠也, 名古屋 彰 (岡山大学大学院 自然科学研究科) |
| ページ | pp. 364 - 365 |
| キーワード | FPGA, SFL, Watershed |
| アブストラクト | 医療,生物医学といった分野で用いられる画像領域分割処理としてWatershedアルゴリズムがあり，より高精細な画像に対応するとともに動画像のリアルタイム処理に対応することでさらなる利用用途の拡大が考えられる．本稿では，Watershedアルゴリズムをハードウェア設計しFPGA実装を行なうことで，FPGA上に置ける回路規模や動作周波数などの性能の評価を行い高精細画像への適用性を考察した結果を報告する． |